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臺積電5nm技術論文頻曝光,晶體管密度有望提至7nm的兩倍

  

      在過去的二十年中,臺積電(TSMC)一直沿著 “摩爾定律” 的方向穩健地進行著自己的突破:5 年前,臺積電首次應用 FinFET 技術制造半導體器件,帶領我們走進 16nm 節點;兩年之后,臺積電突破 10nm,在 2017 年初實現了量產,并成功應用于蘋果的 A11 處理器,這給臺積電帶來了巨大的收益;一年之后,突破 7nm 量產,躋身當今最為先進的半導體制程技術行列。去年 3 月份,臺積電開啟了對于 “5nm” 節點的沖擊,進入到最后試產階段的風險生產(risk production)。

 

(來源:WikiChip Analysis

 

      根據臺積電近期在各大會議期刊上發布的諸多論文推測,其中包括“Arm Techcon 2019”、第 65 IEEE IEDM 會議、以及 ISSCC 2020 5nm 技術將能在芯片中實現 171.3MTr/ mm2 的晶體管密度,相比之前 7nm 91.20 MTr/ mm2,是差不多兩倍的關系。而在 IEDM 會議上,臺積電報告中指出 5nm 節點技術將會實現 7nm 節點 1.84 倍的晶體管密度。

      從大方向上來說,5nm 節點技術的目標是高密度高性能 “FinFET” 半導體制程工藝,并將廣泛應用于手機 SoC 芯片以及高性能計算機群(High Performance Computing)的應用,正好契合如今火熱的 5G、人工智能等技術的發展。高通美國副總裁 Geoffrey Yeap 博士在第 65 IEEE IEDM 會議上也指出,一個典型的手機 SoC 芯片上承載的晶體管 60% 來自邏輯電路,30% 來自 SRAM 存儲模塊,剩下 10% 來自模擬接口,5nm 技術將能夠減小 35%-40% 的芯片大小。 

      從器件功率和性能角度來看,5nm 技術下的半導體器件在同等功率下將比之前提高 15% 的速度,或者說可以在 70% 的功率下達到相同的速度。另外,對于 7nm 中采用的超低閾值電壓(ultra-low-VT)技術,5nm 將采用極低閾值電壓技術(extreme-LVT),能有效減少器件的待機功率,從而減小器件的能耗,也使得 5nm 器件能夠實現 15%~25% 的速度提升。

圖丨 57nm速度對比的應用(來源:WikiChip

 

      由于晶體管的尺寸變小了,所以用于光刻工藝的光刻光源技術就要升級,根據所使用的光源的改進,光刻機經歷了 5 代產品的發展,每次光源的改進都顯著提升了光刻機所能實現的最小工藝節點。 最初的兩代光刻機采用汞燈產生的 436nmg-line”和 365nmi-line”作為光刻光源,可以滿足 0.8-0.35 微米制程芯片的生產。然后出現了 248nm KrF(氟化氪)準分子激光作為光源,將最小工藝節點提升至 350-180nm 水平。臺積電在 7nm 7+nm 工藝采用的是深紫外(DUV)工藝,波長為 193nm,使用的是第四代光刻機,是目前使用最廣的光刻機,也是最具有代表性的一代光刻機。

       而在 5nm 節點,臺積電將采用極紫外(EUV)工藝,波長為 13.5nm,這也是臺積電首次應用該技術。雖然臺積電曾在 7+nm 工藝中嘗試采用 EUV 工藝,但是 EUV 工藝與之前節點采用的半導體技術都不兼容,使得 7+nm 成為一個“孤兒”。但是,5nm 工藝作為 7nm 工藝的遷移,有更充分的準備能夠應用 EUV 技術。另一個佐證則是,在 IEDM 的報告中,臺積電宣布此次應用于光刻工藝的掩膜將為 81 塊左右,較前次節點的少。其中掩膜則是光刻技術中的重要工具,其作用類似于“濾鏡”,合適應用掩膜能夠在晶圓片上制造出各種各樣的圖案,這也是制造芯片的重要步驟。

      回顧臺積電工藝更新的過程,其中采用的掩膜數量呈現上升的趨勢:從 14/16nm 60 塊到 10nm 78 塊,再到 7nm 87 塊。這是十分合理的,如果要在同樣大小的芯片上制造出更多的晶體管,相當于要在同樣大小的木板上刻出更加復雜的花紋,就要多加一些掩膜來進行雕琢。但是,如果將光源換掉,也就是找了一把更細的刀子,雕刻復雜的花紋就要更加簡單了。

圖丨各技術節點光刻掩膜數量(來源:WikiChip

 

      為了提高驅動電流,臺積電在 5nm 工藝中加入了高遷移率通道技術(High-Mobility Channel)。雖然臺積電竭盡全力地在各種報告中回避對于此項技術細節的介紹,但是該技術應當在 5nm 工藝的菜單中。這是一種通過提高載流子遷移率來提高正向電流的半導體技術,例如我們就相信臺積電就會采用 SiGe 通道來增大 pMOS 器件的電流,并將帶來 18% 的性能提升。

(來源:WikiChip